7. Серия 80X86
7.1. 8086
7.1.1. Общие сведения о 8086
7.1.2. Архитектура процессора 8086
7.1.3. Внутренняя архитектура
7.1.4. Внутренние операции микропроцессора
7.1.5. Машинные команды
7.1.6. Режимы адресации
7.1.7. Форматы команд
7.1.8. Время выполнения команд
7.1.9. Организация ввода-вывода
7.1.9.1. Программируемый ввод-вывод
7.1.9.2. Организация прямого доступа к памяти
7.1.9.3. Процессор ввода-вывода 8089
7.1.9.4. Организация прерываний
7.1.10. Микропроцессор 8088
7.1.11. Математический сопроцессор 8087
7.2. 80186
7.3. 80286
7.3.1. Процессор 80286
7.3.2. Совместимые с Intel 80286 микросхемы
7.3.3. Структура микропроцессора Intel 80286
7.3.4. Организация памяти 80286
7.3.5. Ввод/вывод
7.3.6. Прерывания и исключения
7.3.7. Начальный сброс и переход в защищенный режим
7.3.8. Программистская модель микропроцессора Intel 80286
7.3.9. Два режима работы МП Intel 80286
7.3.10. Система команд микропроцессора Intel 80286
7.3.11. Математический сопроцессор 80287
7.4. 80386
7.4.1. Введение в МП 80386 фирмы Intel
7.4.1.1. Основные определения
7.4.1.2. Обзор 32-разрядного микропроцессора
7.4.1.2.1. Основные блоки
7.4.1.2.2. Устройство управления памятью
7.4.1.2.3. Архитектура режима реальных адресов и защищеного режима
7.4.1.3. Типы данных
7.4.1.4. Регистры
7.4.1.4.1. Регистры общего значения (РОН)
7.4.1.4.2. Регистр системных флагов
7.4.1.4.3. Регистры сегментов
7.4.1.4.4. Регистры управления сегментированной памятью
7.4.1.4.5. Указатель команд
7.4.1.4.6. Регистры управления
7.4.1.4.7. Регистр отладки
7.4.1.4.8. Буфер ассоциативной трансляции
7.4.2. Селекторы и дескрипторы
7.4.2.1. Селекторы
7.4.2.2. Дескрипторы сегментов
7.4.2.3. Таблицы дескрипторов
7.4.2.3.1. Таблица глобальных дескрипторов
7.4.2.3.2. Таблицы локальных дескрипторов
7.4.2.3.3. Таблица дескрипторов прерываний
7.4.3. Прерывания и исключения
7.4.3.1. Маскируемые прерывания
7.4.3.2. Немаскируемые прерывания
7.4.3.3. Таблицы дескрипторов прерываний
7.4.3.4. Исключения
7.4.3.5. Контроллер прерываний
7.4.3.6. Приоритеты прерываний и исключений
7.4.3.7. Задачи и процедуры прерываний
7.4.3.8. Коды ошибок
7.4.3.8.1. Коды ошибок сопроцессора
7.4.4. Память
7.4.4.1. Организация памяти
7.4.4.1.1. Сегментация
7.4.4.1.2. Адресное пространство
7.4.4.1.3. Разбиение на страницы и их трансляция
7.4.4.1.4. Контроллер прямого доступа к памяти
7.4.4.2. Интерфейс с памятью
7.4.4.2.1. Интерфейс с основной памятью
7.4.4.2.2. Интерфейс со статическим ОЗУ
7.4.4.2.3. Интерфейс с динамическим ОЗУ
7.4.4.3. Кэш-память в МП 80386
7.4.4.3.1. Организация кэш-памяти
7.4.4.3.2. Обновление кэш-памяти
7.4.4.3.3. Кэш-память в МП 80386
7.4.5. Интерфейс: локальная магистраль, ввод и вывод
7.4.5.1. Интерфейс с локальной магистралью
7.4.5.1.1. Состояния магистрали
7.4.5.1.2. Циклы чтения и записи
7.4.5.1.3. Прерывания
7.4.5.1.4. Блокированные циклы и захват магистрали
7.4.5.2. Интерфейс с устройствами ввода-вывода
7.4.5.2.1. Команды ввода-вывода
7.4.5.2.2. Защита, привилегии и ввод-вывод
7.4.5.2.3. Основной интерфейс ввода-вывода
7.4.6. Привилегии и защита, конвейеризация, многозадачность и мультиобработка
7.4.6.1. Привилегии и защита.
7.4.6.1.1. Привилегии
7.4.6.1.2. Уровни и правила привилегий
7.4.6.1.3. Привилегированные команды
7.4.6.1.4. Чувствительные команды
7.4.6.1.5. Защита
7.4.6.2. Конвейеризация с целью повышения производительности
7.4.6.2.1. Конвейеризация адресов
7.4.6.2.2. Замедление микропроцессора
7.4.6.3. Многозадачность
7.4.6.3.1. Сегмент состояния задачи
7.4.6.3.2. Дескриптор сегмента состояния задачи
7.4.6.3.3. Переключение задач
7.4.6.4. Мультиобработка
7.4.6.4.1. Префикс LOCK и сигнал LOCK #
7.5. 80486
7.5.1. Описание процессора i486(TM).
7.5.1.1. Процессор 486
7.5.1.1.1. Внутренний кэш
7.5.1.1.2. Пакетный режим передачи данных
7.5.1.1.3. Буферы отложенной записи
7.5.1.2. Интерфейс процессоров 486
7.5.2. Программная модель.
7.5.2.1. Организация памяти
7.5.2.1.1. Несегментированная или "Плоская" модель
7.5.2.1.2. Сегментированная модель
7.5.2.2. Типы данных
7.5.2.3. Регистры
7.5.2.3.1. Регистры общего назначения.
7.5.2.3.2. Регистры сегментов
7.5.2.3.3. Реализация стека
7.5.2.3.4. Регистры флагов
7.5.2.4. Формат команд
7.5.2.5. Выбор операнда
7.5.2.5.1. Непосредственные операнды
7.5.2.5.2. Регистровые операнды
7.5.2.5.3. Операнды в памяти

Выбор сегмента

Вычисление эффективного (исполнительного) адреса
7.5.2.6. Прерывания и исключения